1.9 GHz低電壓低功耗CMOS射頻低噪聲放大器的設(shè)計*

周建明，陳向東，蘭萍，謝睿，徐洪波

(西南交通大學信息科學與技術(shù)學院電路與系統(tǒng)研究所，四川成都610031)

隨著無線通信技術(shù)的蓬勃發(fā)展和廣泛應(yīng)用，無線終端系統(tǒng)的小型化、低功耗、低成本和高性能已成為發(fā)展趨勢。對于多級級聯(lián)系統(tǒng)，第一級的噪聲性能對整個電路的影響最大，而低噪聲放大器(LNA)作為無線通信系統(tǒng)射頻接收機前端的關(guān)鍵模塊，其性能對射頻接收系統(tǒng)的性能起著至關(guān)重要的作用。因此，為了降低整個系統(tǒng)的噪聲系數(shù)，得到良好的系統(tǒng)性能，一方面要求其具有足夠低的噪聲系數(shù)，輸入輸出阻抗匹配，高線性度和低功耗，同時還要求其具有一定增益以降低后級系統(tǒng)的噪聲系數(shù)。

但在實際電路設(shè)計中，這些性能指標之間并非相互獨立，而是相互牽制、相互影響。因此在進行LNA設(shè)計時，采用折衷原則優(yōu)化參數(shù)和改進電路結(jié)構(gòu)，以提高各項性能指標。本文采用TSMC 0.18 μm CMOS工藝設(shè)計了工作于1.9 GHz的CMOS低噪聲放大器，通過改進電路結(jié)構(gòu)和優(yōu)化參數(shù)，得到良好的仿真結(jié)果。

1 LNA電路設(shè)計

目前，為了滿足低噪聲放大器不同性能指標的要求所提出的不同電路結(jié)構(gòu)中，公認為較好的電路結(jié)構(gòu)形式是在共源極采用源極電感負反饋的共源共柵級結(jié)構(gòu)，它能實現(xiàn)與信號源阻抗匹配[1]減小米勒效應(yīng)，但其不能工作在低電壓下，因此為了獲得低功耗，本文在傳統(tǒng)共源共柵結(jié)構(gòu)基礎(chǔ)上進行改進，采用折疊共源共柵結(jié)構(gòu)[2]，并在折疊結(jié)構(gòu)輸出極并聯(lián)PMOS管，使其工作在線性區(qū)附近，利用晶體管線性補償技術(shù)，提高低噪聲放大器的線性度。電路如圖1所示。

從結(jié)構(gòu)上分析，該電路有以下特點:

(1)采用折疊共源共柵結(jié)構(gòu)，將兩層晶體管變化為一層晶體管以降低共源共柵電路工作所需要的電源電壓，進而降低整個電路的功耗，同時這種結(jié)構(gòu)也提高了輸入與輸出之間的隔離度；

(2)在M1漏極和柵極之間并聯(lián)一電容C0，可以同時獲得最小噪聲系數(shù)并實現(xiàn)輸入阻抗的共軛匹配，另外還可以解決功耗與噪聲之間的矛盾；

(3)在輸出極并聯(lián)PMOS管M2，根據(jù)對單個晶體管線性度的分析，可以通過改變M2的柵源偏置，讓其工作在線性區(qū)，利用M2的線性補償技術(shù)降低M3晶體管的三階跨導(dǎo)gnm，使其趨近于零，從而改善整個電路的線性度。

總之，在低噪聲放大器的設(shè)計過程中，在滿足輸入、輸出阻抗匹配以及增益要求前提下，噪聲系數(shù)和線性度2個性能指標的優(yōu)化顯得更為重要。因此，本文也將重點從噪聲系數(shù)和線性度這2個方面進行詳細的分析。

1.1 低噪聲放大器噪聲分析

傳統(tǒng)的折疊共源共柵CMOS LNA的結(jié)構(gòu)具有易于實現(xiàn)輸入阻抗匹配、低功耗、減小米勒效應(yīng)和提高隔離度等優(yōu)點，但該結(jié)構(gòu)的LNA不可能在要求達到最小噪聲系數(shù)的同時實現(xiàn)輸入阻抗共軛匹配而獲得最大傳輸功率。為了解決二者間相互制約的矛盾，本文采用傳統(tǒng)方式[3]在M1源極和柵極之間并聯(lián)一電容C0，電路如圖2所示。

通過對該電路的分析，從信號源看過去的輸入阻抗為:

其中Ct=Cgs+C0，在式中，增加并聯(lián)電容C0并不會增加功耗。而且電容的增加必然導(dǎo)致串聯(lián)電感Lg減小，同時可以降低對Lg高品質(zhì)的要求。更利于低噪聲的實現(xiàn)。

對于噪聲系數(shù)的公式，參考文獻[3]給出了詳細的推導(dǎo)過程。為了獲得最優(yōu)的噪聲系數(shù)，系統(tǒng)獲得最佳噪聲的輸入阻抗實部與虛部分別如下所示:

綜上所述，加入并聯(lián)電容C0，能在低功耗的約束下，解決兩者之間的矛盾進而實現(xiàn)噪聲系數(shù)的優(yōu)化和輸入阻抗匹配。

1.2 LNA線性度的分析

對于線性度的改善，也是低噪聲放大器設(shè)計過程中面臨的重要挑戰(zhàn)，傳統(tǒng)的方法是采用源極或射極負反饋技術(shù)，對于本文所設(shè)計的折疊共源共柵電路，也是在共源極采用電感源極負反饋，但由級聯(lián)系統(tǒng)的線性度表達式(4)可知，在級聯(lián)系統(tǒng)中，后級對整個系統(tǒng)線性度性能影響更大。參考文獻[4]中采用經(jīng)典的折疊源極負反饋的共源共柵結(jié)構(gòu)，輸入三階交調(diào)點僅0.77 dBm。所以在第一級采用負反饋對線性度的改善極其有限。

本文利用晶體管的冪級數(shù)非線性分析法[5]，求得三階交調(diào)遮斷點IM3，有:

因此，根據(jù)三階交調(diào)點IIP3定義，得:

由IIP3定義式(6)可知，IIP3與晶體管跨導(dǎo)有關(guān)，如果晶體管三階gnm趨近于零，則IIP3將趨近于無窮大。根據(jù)輸入三階交調(diào)點的這個特點，一種新的改善線性度的電路結(jié)構(gòu)如圖3所示[4]。

第一級共源級并聯(lián)共源共柵晶體管，利用該結(jié)構(gòu)對晶體管進行線性補償。但該電路有2個缺點:

(1)級聯(lián)系統(tǒng)的線性度，主要取決于后級電路，在第一級采用線性補償技術(shù)來提高線性度，效果不如在輸出級改善明顯；

(2)并聯(lián)的2個晶體管中的一個工作于弱反型與強反型之間的過渡區(qū)，此時漏端電流同時由漂移電流和擴散電流組成，晶體管的截止頻率以及噪聲系數(shù)都急劇惡化。

因此，為了克服以上缺點，得到低的噪聲系數(shù)和高的線性度，本文在這個電路基礎(chǔ)上進行結(jié)構(gòu)優(yōu)化，電路如圖1所示，即在輸出極采用2個PMOS管，M2，M3組成并聯(lián)共源極，根據(jù)PMOS管的直流特性，隨著晶體管偏置VGS的減小(|VGS|≥|Vth|)M3從線性區(qū)過渡到飽和區(qū)，M3的三階跨導(dǎo)隨偏置電壓VGS的變化由圖4可知。M3的三階跨導(dǎo)曲線在(|VGS|≥|Vth|)區(qū)間會出現(xiàn)一個峰值點，晶體管的三階跨導(dǎo)偏大，不易于IIP3的提高，因此，可通過適當?shù)母倪M電路結(jié)構(gòu)來抵消這個峰值。

即在晶體管M3的基礎(chǔ)上并聯(lián)M2，通過改變M2的柵極偏置，讓其工作在線性過渡區(qū)，產(chǎn)生一個“谷”用以抵消M3的“峰”，如圖4所示。m1為晶體管M3工作在飽和區(qū)的峰值點，m2為晶體管M2工作在線性過渡區(qū)的波谷點，兩者相加后總的三階跨導(dǎo)幾乎趨近于零。根據(jù)式(6)的分析，輸入三階交調(diào)點得到極大提高，從而改善了LNA的線性度。從結(jié)構(gòu)來分析，該電路唯一的缺點就是增加了功耗，但M2工作在線性過渡區(qū)，電流很小，對整個電路的功耗影響有限。因此，最后通過折衷考慮，該電路在略微犧牲功耗的前提下，LNA的線性度大幅度提高。

2 仿真結(jié)果與對比驗證

為了驗證所提出的LNA結(jié)構(gòu)的有效性，采用TSMC 0.18 μm CMOS工藝庫，基于BSIM3模型,采用Agilent公司的ADS2008對圖1所示的LNA進行設(shè)計并仿真，圖5為本文設(shè)計的LNA參數(shù)仿真波形圖。

在設(shè)計過程中，電感采用INDQ模型，中心頻率為1.9 GHz，可用于PHS和DECT無線接入系統(tǒng)，采用低電壓0.9 V電源供電。同時為了驗證柵源級電容C0對噪聲性能的優(yōu)化和M2晶體管線性補償技術(shù)對線性度的改善，本文電路的仿真結(jié)果與參考文獻[4]中LNA電路(圖3)仿真參數(shù)進行對比，如表1所示。

表1 兩種結(jié)構(gòu)LNA仿真參數(shù)的對比分析

比較兩種結(jié)構(gòu)的仿真參數(shù)可以分析出，加了電容C0后，噪聲性能得到優(yōu)化，折疊共源共柵結(jié)構(gòu)中，在輸出級利用線性補償技術(shù)，線性度改善效果比輸入級利用該技術(shù)更好。因此，通過仿真結(jié)果和對比分析，驗證了本電路理論分析的正確性和可行性，

通過在柵源極之間加入電容，實現(xiàn)了低功耗約束下的噪聲系數(shù)最優(yōu)化和輸入阻抗的共軛匹配。另外，在輸出級采用晶體管的線性補償技術(shù)，極大地改善了線性度。最后，按照本文的設(shè)計方法，該電路工作在低電壓0.9 V，中心頻率1.9 GHz，在滿足輸入，輸出阻抗匹配的條件下，增益17.4 dB，噪聲系數(shù)1.2 dB，輸入三階交調(diào)點為9.35 dBm，功耗僅6.8 mW。

[1]SHEAFFERDK，LEETH.A 1.5 V 1.5 GHz CMOS low noise amplifier[J].IEEE Journal of Solid-State Circuits，1997，32(5):745-799.

[2]TOMMY K.K.Tsang，MOURAD N.El-Gamal.Gain ConTrollable very low voltage(＜1 V)8-9 GHz Integrated CMOS LNA’s[C].IEEE Radio Frequency Integrated Circuits Symposium，2002:205-208.

[3]肖琚，李永明，王志華.低功耗CMOS低噪聲放大器的設(shè)計[J].微電子學，2006，36(5):671-673.

[4]曹克，汪蕙.低電壓低功耗CMOS射頻低噪聲放大器的設(shè)計，全國優(yōu)秀博士學位論文[D]，2005，6，87-120.

[5]鐘曉偉，陳勇.射頻集成低噪聲放大器的分析與設(shè)計，全國優(yōu)秀碩士學位論文[D]，2008，5:50-60.