基于CMOS的JK觸發(fā)器的設(shè)計(jì)

肖 燕

（瀘州職業(yè)技術(shù)學(xué)院機(jī)械系，四川 瀘州 646005）

1 引言

主從 JK觸發(fā)器相對于其他類型的觸發(fā)器而言有它的優(yōu)點(diǎn)和缺點(diǎn)。本文深入分析觸發(fā)器的設(shè)計(jì)過程和各種觸發(fā)器的對比。指出 CMOS觸發(fā)器的特點(diǎn)。用CMOS做器件是集成電路的發(fā)展方向。他有很多的優(yōu)點(diǎn)。

2 設(shè)計(jì)過程

2.1 設(shè)計(jì)方法

設(shè)計(jì)主要是根據(jù)JK觸發(fā)器的特性來設(shè)計(jì)的。根據(jù)它的特性表畫原理圖，知道原理圖后，在畫組成原理圖的各種門的CMOS電路圖。然后組成用MOS管組建的原理圖。這樣就畫好了JK觸發(fā)器的原理圖。

觸發(fā)器是一個具有記憶功能的二進(jìn)制信息存儲器件，是構(gòu)成多種時(shí)序電路的最基本邏輯單元。觸發(fā)器具有兩個穩(wěn)定狀態(tài)，即"0"和"1"，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)。

由于采用的電路結(jié)構(gòu)形式不同，觸發(fā)信號的觸發(fā)方式也不一樣。根據(jù)觸發(fā)方式觸發(fā)器可分為電平觸發(fā)、脈沖觸發(fā)和邊沿觸發(fā)。

電平觸發(fā)方式結(jié)構(gòu)簡單、觸發(fā)速度快。在時(shí)鐘信號有效電平期間（CLK=1或CLK=0），觸發(fā)器總是處于可翻轉(zhuǎn)狀態(tài)，輸入信號的變化都會引起觸發(fā)器狀態(tài)的變化。在時(shí)鐘信號無效電平期間，觸發(fā)器狀態(tài)保持不變。因此，在時(shí)鐘信號有效電平寬度較寬時(shí)，觸發(fā)器會連續(xù)不停地翻轉(zhuǎn)。如果要求每來一個CLK脈沖觸發(fā)器僅翻轉(zhuǎn)一次的話，則對時(shí)鐘脈沖的有效電平的寬度要求極為苛刻，所以實(shí)際中應(yīng)用并不廣泛。

邊沿觸發(fā)方式的特點(diǎn)是：觸發(fā)器只在時(shí)鐘跳轉(zhuǎn)時(shí)刻發(fā)生翻轉(zhuǎn)，而在C=1或C=0期間，輸入端的任何變化都不影響輸出。

主從型JK觸發(fā)器、由主從型JK觸發(fā)器轉(zhuǎn)換的各種功能的觸發(fā)器都屬于主從觸發(fā)方式。這種觸發(fā)方式的工作特點(diǎn)是：克服了在CLK有效電平期間多次翻轉(zhuǎn)現(xiàn)象，具有一次翻轉(zhuǎn)特性。就是說，在CLK有效電平期間，主觸發(fā)器接受了輸入信號發(fā)生一次翻轉(zhuǎn)后，主觸發(fā)器狀態(tài)就一直保持不變，也不再隨輸入信號J.K的變化而變化。一次翻轉(zhuǎn)特性有利有弊：利在于克服了空翻現(xiàn)象；弊是帶來了抗干擾能力差的問題。

本次研究的是JK觸發(fā)器。JK觸發(fā)器的結(jié)構(gòu)有多種，有主從型、邊沿型等，這里研究的是主從型JK觸發(fā)器。

主從JK觸發(fā)器的原理圖如圖1所示。

圖1 主從JK觸發(fā)器原理圖

若J=1、K=0則CLK=1時(shí)主觸發(fā)器置1（原來是0置成1，原來是1則保持1），待CLK=0后從觸發(fā)器亦隨之置1，即Q*=1。

若J=0=1則CLK=1時(shí)主觸發(fā)器置0原來是0則置成1，待CLK=0以后從觸發(fā)器亦隨之置0，即Q*=0。

若J=K=0，則由于門G 7、G 8被封鎖，觸發(fā)器保持原來狀態(tài)不變，即Q*=Q。

若J=K=1，需要分兩種情況考慮。第一種情況是Q=0。這時(shí)門G 8被Q端的低電平封鎖，CLK=1時(shí)僅G7輸出低電平信號，故主觸發(fā)器置1，CLK=0后從觸發(fā)器亦隨之置1，即Q*=1；第二種情況是Q=1。這時(shí)門G 7被Q＇端的低電平封鎖，CLK=1時(shí)僅G 8輸出低電平信號，故主觸發(fā)器置0，CLK=0后從觸發(fā)器亦隨之置0，即Q*=0。

綜合上述兩種情況可知，無論Q的狀態(tài)如何，觸發(fā)器的次態(tài)可統(tǒng)一表示為Q*=Q＇。也就是說，當(dāng)J=K=1時(shí)，CLK下降沿到達(dá)后觸發(fā)器將翻轉(zhuǎn)為與初態(tài)相反的狀態(tài)。

將上述的邏輯關(guān)系用真值表表示，即得到表1所示的主從JK觸發(fā)器的特性表

表1 主從JK觸發(fā)器的特性表

由原理圖可知主從 JK觸發(fā)器是由八個與非門和一個反相器構(gòu)成。所以現(xiàn)在設(shè)計(jì)與非門的原理圖。與非關(guān)系可以表示為Y=(A×B)＇。

由真值表可知，只有當(dāng)A和B的值同時(shí)為1時(shí)，輸出Y才為0，其他情況輸出都為1。要設(shè)計(jì)這樣一個電路。首先要了解基本器件的工作原理和特性。這里是用MOS管作為基本器件設(shè)計(jì)的，所以就必須清楚的知道MOS管的構(gòu)造和它的工作特點(diǎn)。MOS管可以簡單的分為PMOS和NMOS兩種。這兩種類型的器件很多特性都是相同的，不同的是達(dá)到相同結(jié)果的條件不一樣。MOS管有三個電極，分別是源極、漏極和柵極。源極和漏極是對稱的，可以互換。NMOS器件是在P型襯底上做兩個重參雜n區(qū)形成源端和漏端。PMOS器件則是在N型襯底上做兩個重參雜p區(qū)形成源端和漏端。柵極都是用多晶硅做的，器件的有效作用就是發(fā)生在柵氧下的襯底區(qū)。簡單的說做與非門要用到的是MOS管的開關(guān)特性。對于NMOS作開關(guān)工作時(shí)來說，如果柵極接的是高電平，則源漏連接到一起，NMOS就導(dǎo)通了；反之柵接低電平，則源漏斷開，NMOS不導(dǎo)通。PMOS作開關(guān)工作時(shí)，如果柵接低電平，則源漏相連接，PMOS導(dǎo)通；如果柵接高電平，則源漏斷開，PMOS截止。要想MOS管開始工作，它是有條件的。MOS器件有一個開啟電壓，開啟電壓與MOS管的制造工藝有關(guān)。這樣就必須使加在柵級的電壓能夠使MOS管工作，也就是說柵源之間的電壓要大于開啟電壓。當(dāng)源柵之間的電壓小于開啟電壓時(shí)，源漏之間的電阻是非常大的。根據(jù)MOS管的這些特點(diǎn)設(shè)計(jì)的與非門的原理圖如圖2所示。

圖2 CMOS與非門

當(dāng) A=0，B=1 時(shí)，Tp1、Tn2 導(dǎo)通，Tp2、Tn1 截止，L=1。

當(dāng) A=0，B=0 時(shí)，Tp1、Tp2 導(dǎo)通，Tn2、Tn1 截止，L=1。

當(dāng) A=1，B=0 時(shí)，Tp2、Tn1 導(dǎo)通，Tp1、Tn2 截止，L=1。

當(dāng) A=1，B=1 時(shí)，Tn1、Tn2 導(dǎo)通，Tp1、Tp2 截止，L=0。

反相器的設(shè)計(jì)和與非門的一樣，反相器的原理圖如圖3所示。

圖3 CMOS反相器電路圖

當(dāng)輸入電壓Vi=0時(shí)，Tp導(dǎo)通，Tn截止。導(dǎo)通后的PMOS管的電阻很小，所以輸出電壓 Vo就近似等于Vdd，也就是輸出高電平。

當(dāng)輸入電壓為高電平時(shí)，Tn導(dǎo)通，Tp截止。截止時(shí)的PMOS管的電阻非常大。所以輸出電壓接近于0，也就是輸出低電平。

各個元件都設(shè)計(jì)好后，就根據(jù)原理圖來畫出用MOS器件組成的JK觸發(fā)器了。JK觸發(fā)器的原理圖如圖4所示。

圖4 JK原理圖

2.2 問題分析解決

由于MOS器件內(nèi)部有電容存在，所以信號的傳輸會有延時(shí)，而且各個器件的延時(shí)會進(jìn)行疊加，這對輸出的特性有很大的影響，有時(shí)會造成致命的錯誤，這對器件的使用范圍會有制約，這是所不允許的。通過電路原理圖的調(diào)整可以解決一定的問題。這個問題沒有辦法完全的解決。這是因?yàn)槠骷闹圃旃に嚨募s束。

MOS管的寬長比對MOS電路的性能起著非常重要的作用。因此在每個管子的選擇都需要慎重。對于怎樣選擇各個管子的參數(shù)目前還不知道有什么有效的簡便的方法。只能根據(jù)仿真的結(jié)果慢慢修改。這樣的速度很慢，而且要有耐心。

仿真時(shí)設(shè)計(jì)仿真參數(shù)是不是有技巧？器件都有它的使用范圍，就是通頻帶。這也需要用仿真的方式做出來。這個問題還沒有有效的解決。只能用最笨的方法了。

3 結(jié)論

圖5 前仿結(jié)果圖

從圖5中可以看出，仿真的結(jié)果是正確的，非常漂亮。只是仿真開始的時(shí)刻輸出是不穩(wěn)定的。改了輸入信號的頻率也沒有改善，改管子的參數(shù)也是沒有什么改善的。這個問題還沒有找到解決的方法。

圖6 后仿結(jié)果圖

后仿的結(jié)果與前仿的吻合，也有仿真起始時(shí)刻輸出不穩(wěn)定的現(xiàn)象。邏輯關(guān)系是完全正確的。當(dāng)CLK下降沿來臨時(shí)JK的值已穩(wěn)定，下降沿來臨時(shí)刻根據(jù)JK改變輸出的狀態(tài)。J=0，K=1,Q的下一個狀態(tài)是0，在CLK下降沿到來前JK的值發(fā)生改變不會改變JK觸發(fā)器的輸出。只有下降沿來了的前一點(diǎn)點(diǎn)時(shí)間的 JK值是有效的。

[1]康華光.電子技術(shù)基礎(chǔ)（模擬部分）（第四版）[M].北京：高等教育出版社，1999.

[2]謝家奎.電子線路（第四版）[M].北京：高等教育出版社,1999.

[3]莊效桓,李燕民.模擬電子技術(shù)[M].北京：機(jī)械工業(yè)出版社,1998.

[4]沈尚賢.電子技術(shù)導(dǎo)論[M].北京：高等教育出版社，2002.

[5]童詩白.模擬電子技術(shù)基礎(chǔ)[M].北京：高等教育出版社，2002.

[6]郭培源.電子電路及電子器件（第二版）[M].北京：高等教育出版社,2003.

[7]郭培源.電子技術(shù)基礎(chǔ)實(shí)用簡明教程[M].北京：電子工業(yè)出版社,2003.