導(dǎo)航雷達(dá)視頻及方位信號(hào)提取電路設(shè)計(jì)

蔣海燕，孫海善

（海軍北海艦隊(duì)指揮所，山東 青島 266071）

對(duì)現(xiàn)有探測(cè)設(shè)備的數(shù)字化接口改造是目前軍隊(duì)裝備建設(shè)的重要內(nèi)容和基礎(chǔ)性工作，為了將現(xiàn)有的艦用雷達(dá)對(duì)目標(biāo)的探測(cè)信息融合到指控系統(tǒng)中，必須對(duì)現(xiàn)有雷達(dá)系統(tǒng)進(jìn)行數(shù)字化接口改造，而對(duì)雷達(dá)信號(hào)的數(shù)字變換、處理和上傳是實(shí)現(xiàn)雷達(dá)系統(tǒng)數(shù)字化接口改造的基本技術(shù)。本文簡(jiǎn)要介紹一種利用高速數(shù)字信號(hào)處理器（DSP）和復(fù)雜可編程邏輯器件（CPLD）實(shí)現(xiàn)提取、處理和輸出某導(dǎo)航雷達(dá)信號(hào)的方法和電路設(shè)計(jì)。

雷達(dá)對(duì)目標(biāo)位置的探測(cè)，主要是依據(jù)目標(biāo)的反射回波相對(duì)于發(fā)射電波的延遲時(shí)間以及雷達(dá)天線(xiàn)的方向。由于電波的傳播速度極快，根據(jù)雷達(dá)的目標(biāo)測(cè)距公式R=0.5ctr知，雷達(dá)探測(cè)到一海里處目標(biāo)的時(shí)間只有大約12.35微秒[1]，而雷達(dá)發(fā)射探測(cè)脈沖的時(shí)間間隔（重復(fù)頻率）一般在毫秒數(shù)量級(jí)。在這段時(shí)間內(nèi)，理論上會(huì)有成百上千個(gè)目標(biāo)的回波信號(hào)返回雷達(dá)，在海上惡劣環(huán)境下，要想在如此短暫的時(shí)間之內(nèi)，實(shí)現(xiàn)對(duì)所有這些雷達(dá)目標(biāo)回波信號(hào)的實(shí)時(shí)高速數(shù)字化變換、提取、處理和傳輸，非高速可靠的數(shù)字采集電路及嵌入式高速處理器不可。而高速數(shù)字信號(hào)處理器DSP芯片和大規(guī)?？删幊踢壿嬈骷﨏PLD作為一種成熟的技術(shù)，具有運(yùn)算速度快、工作穩(wěn)定可靠的特點(diǎn)，已經(jīng)廣泛引用于通信、雷達(dá)、自動(dòng)控制及醫(yī)療等各個(gè)領(lǐng)域。在本文電路設(shè)計(jì)中，采用A/D變換器AD9220實(shí)現(xiàn)對(duì)雷達(dá)視頻信號(hào)的數(shù)字化變換；用數(shù)字信號(hào)處理器（DSP）TMS320VC5402作為讀取、處理和上傳雷達(dá)回波視頻數(shù)字信號(hào)和方位信號(hào)的核心處理器件，實(shí)現(xiàn)雷達(dá)與上位信號(hào)處理機(jī)之間的接口；用可編程邏輯器件LATTICE M4A5-128/64作為電路的時(shí)序控制器，控制整個(gè)電路協(xié)調(diào)一致地工作。

1 設(shè)計(jì)方案與工作流程

本雷達(dá)信號(hào)提取電路針對(duì)某船用導(dǎo)航雷達(dá)，該雷達(dá)的重復(fù)頻率為 1300Hz，脈沖寬度為0.25微秒。接口電路的結(jié)構(gòu)框圖如圖1所示，CPLD模塊為整個(gè)接口電路工作的總控制電路，同時(shí)實(shí)現(xiàn)TTL電路和DSP處理器間TTL電平到3.3V電平的接口兼容。可編程邏輯器件LATTICE M4A5-128/64可實(shí)現(xiàn)在電路編程設(shè)計(jì)，電路可靈活修改，有利于現(xiàn)場(chǎng)調(diào)試、縮短設(shè)計(jì)周期、減小設(shè)備體積、增加電路可靠性[2]。DSP模塊為 TI公司生產(chǎn)的高速數(shù)字信號(hào)處理芯片TMS320VC5402，負(fù)責(zé)接收、處理和上傳經(jīng)數(shù)字化的雷達(dá)視頻信號(hào)和方位信號(hào)，它具有高速（100MIPS）、低功耗、可靠性高、適合惡劣環(huán)境工作的特點(diǎn)[3]。A/D轉(zhuǎn)換器由以AD9220為核心的模擬/數(shù)字信號(hào)變換電路實(shí)現(xiàn)。FIFO RAM1和FIFO RAM2為兩個(gè)雙端口RAM存儲(chǔ)器IDT7203，存儲(chǔ)容量為2KB，用于存儲(chǔ)一個(gè)發(fā)射周期內(nèi)雷達(dá)回波的視頻的數(shù)字信號(hào)。其余模塊實(shí)現(xiàn)雷達(dá)各種輸入信號(hào)的電平轉(zhuǎn)換，以滿(mǎn)足CPLD模塊和A/D變換器的電平要求。

電路需要從雷達(dá)引入觸發(fā)信號(hào)、目標(biāo)回波視頻信號(hào)、船首信號(hào)以及天線(xiàn)方位計(jì)數(shù)信號(hào)。根據(jù)實(shí)測(cè)雷達(dá)各信號(hào)，除方位計(jì)數(shù)信號(hào)為T(mén)TL電平外，其余信號(hào)均為模擬信號(hào)，其中觸發(fā)信號(hào)由于單體雷達(dá)設(shè)備的不同，信號(hào)幅度差異較大（從5V到20V不等），視頻信號(hào)的幅度一般小于5V，船首信號(hào)為負(fù)脈沖信號(hào)。為了適應(yīng)數(shù)字電路及A/D變換器的工作要求，需要對(duì)這些信號(hào)進(jìn)行電平變換及幅度調(diào)整。觸發(fā)信號(hào)經(jīng)變換后變?yōu)門(mén)TL電平的脈沖信號(hào) CFMC送入可編程邏輯器件CPLD模塊（M4A5-128/64），作為整個(gè)電路協(xié)調(diào)工作的同步信號(hào)；雷達(dá)視頻信號(hào)經(jīng)差動(dòng)放大電路轉(zhuǎn)換后被A/D變換器變換為 12位的視頻數(shù)字信號(hào)，在 CPLD模塊的控制下視頻數(shù)字信號(hào)被依次寫(xiě)入到雙端口RAM（FIFO RAM1和 FIFO RAM2）中，用雙端口RAM的地址表示的是目標(biāo)到雷達(dá)距離，每個(gè)地址中的數(shù)據(jù)內(nèi)容表示回波信號(hào)的幅度大小。CPLD模塊是該接口模塊的控制核心器件，它除了定時(shí)將雷達(dá)回波的視頻數(shù)字信號(hào)寫(xiě)入雙端口RAM外，還要完成以下工作，根據(jù)雷達(dá)量程定時(shí)向DSP發(fā)送中斷觸發(fā)信號(hào)，通知DSP讀取RAM中的雷達(dá)視頻數(shù)字信號(hào)及天線(xiàn)的方位信號(hào)；根據(jù)方位計(jì)數(shù)脈沖和船首信號(hào)產(chǎn)生雷達(dá)天線(xiàn)的方位數(shù)字信號(hào)；產(chǎn)生對(duì)雙端口RAM讀寫(xiě)地址計(jì)數(shù)器的清零信號(hào)等。當(dāng)雙端口RAM中存在一幀（數(shù)據(jù)量由雷達(dá)的量程決定）的視頻數(shù)字信號(hào)時(shí)，CPLD向DSP發(fā)送中斷請(qǐng)求信號(hào)，DSP收到CPLD送達(dá)的中斷信號(hào)后，從兩個(gè)雙端口RAM讀取雷達(dá)目標(biāo)回波的數(shù)字視頻信號(hào)，從CPLD讀取雷達(dá)天線(xiàn)的方位數(shù)字信號(hào)，對(duì)這些信號(hào)進(jìn)行一定處理后，經(jīng)HPI口將處理過(guò)的數(shù)據(jù)傳送到上位機(jī)。

圖1 雷達(dá)信號(hào)提取電路的結(jié)構(gòu)框圖

2 系統(tǒng)硬件設(shè)計(jì)

2.1 電源和時(shí)鐘電路

整體電路使用專(zhuān)門(mén)設(shè)計(jì)的電源模塊，分別提供+5V、+12V和-12V三組電源。CPLD模塊和A/D變換電路使用+5V電源、+12V和-12V電源用于視頻信號(hào)的差動(dòng)放大電路。DSP處理器TMS320VC5402使用+3.3V和+1.8V電源，由TI公司生產(chǎn)的雙電源應(yīng)用芯片TPS73HD318產(chǎn)生。其輸入的電壓為+5V，輸出3.3V（DVdd）和 1.8V（CVdd）兩路電壓，分別為T(mén)MS320VC5402的I/O電路和核心電路提供工作電壓。芯片還提供兩個(gè)寬度為200ms的低電平復(fù)位脈沖信號(hào)[4]。該電源電路如圖2所示，電容C57和C58的作用是：在輸出電壓的開(kāi)始階段吸收較大的暫態(tài)電流，保護(hù)TMS320VC5402不被燒毀，C1、C2為高頻退耦電容。

DSP處理器 TMS320VC5402的時(shí)鐘采用外接20MHz的晶體振蕩器，經(jīng)內(nèi)部倍頻后達(dá)到100MHz。

A/D轉(zhuǎn)換器的采樣時(shí)鐘由CPLD模塊提供，其震蕩源為可編程精密有源震蕩器，震蕩頻率為32.3778MHz。

圖2 TMS320VC5402電源電路

2.2 雷達(dá)視頻信號(hào)提取電路

雷達(dá)視頻信號(hào)A/D變換及數(shù)據(jù)提取電路如圖3所示。從雷達(dá)接入的信號(hào)為雷達(dá)的回波視頻信號(hào)和雷達(dá)的觸發(fā)脈沖信號(hào)。C2、R3、R4、R5及光電耦合器U2構(gòu)成觸發(fā)脈沖信號(hào)電平轉(zhuǎn)換電路，該電路將從雷達(dá)接入的高電壓觸發(fā)脈沖（10V-20V）轉(zhuǎn)換為T(mén)TL電平的脈沖信號(hào)RadarP，該信號(hào)被送入到U7（M4A5-128/64）作為整個(gè)電路協(xié)調(diào)一致工作的同步信號(hào)。由 U8（AD9220）及其外圍電路構(gòu)成雷達(dá)視頻信號(hào)的 A/D變換電路，該芯片內(nèi)部產(chǎn)生穩(wěn)定的2.5V參考電壓，經(jīng)R7接到VINB端，這樣模擬信號(hào)輸入端VINA的輸入最大信號(hào)為5V，最小為0V[5]，運(yùn)算放大器U1提供的視頻信號(hào)應(yīng)當(dāng)符合這個(gè)要求，A/D轉(zhuǎn)換的采樣信號(hào)SAMP由U7提供，頻率為8.09445MHz。雷達(dá)視頻信號(hào)經(jīng)R1、R2、R6、C1以及U1構(gòu)成的緩沖放大器后，輸入到A/D變換器 U8（AD9220）的 VINA端，U8輸出 12位視頻信號(hào)的數(shù)字量化值，低 6位接到 U3（IDT7203）的輸入端，高6位接到U4（IDT7203）的輸入端。兩片雙端口RAM（IDT7203）U3和U4作為雷達(dá)視頻信號(hào)數(shù)字量的存儲(chǔ)器，U3存儲(chǔ)低 6位數(shù)據(jù)，U4存儲(chǔ)高6位數(shù)據(jù)，寫(xiě)入信號(hào)FIFOW連續(xù)地將雷達(dá)的回波視頻數(shù)字信號(hào)逐字寫(xiě)入兩片雙端口 RAM中，每次寫(xiě)入后，其寫(xiě)入地址計(jì)數(shù)器自動(dòng)加 1，雙端口RAM（IDT7203）的地址對(duì)應(yīng)雷達(dá)目標(biāo)的距離，各地址單元內(nèi)的數(shù)據(jù)大小對(duì)應(yīng)相應(yīng)距離上雷達(dá)回波信號(hào)的大?。籇SP處理器U6在接收到U7的中斷信號(hào)INT0后，通過(guò)內(nèi)部的中斷服務(wù)程序，連續(xù)地從兩片雙端口RAM中讀取視頻數(shù)字信號(hào)，經(jīng)過(guò)一定的加工處理后，通過(guò)HPI口傳送到上位機(jī)。每從雙端口RAM中讀出一個(gè)數(shù)據(jù)字，其讀地址計(jì)數(shù)器自動(dòng)加 1。整個(gè)電路在U7的控制下協(xié)調(diào)工作，其內(nèi)部邏輯電路見(jiàn)圖4、圖5。

圖3 雷達(dá)視頻信號(hào)提取電路

CPLD邏輯電路設(shè)計(jì)如圖4，經(jīng)I60分頻，U7將有源可編程精密晶體振蕩器產(chǎn)生的頻率為32.3778MHz的震蕩信號(hào)4分頻為8.09445MHz的脈沖信號(hào)CP4，經(jīng)I68輸出SAMP，作為圖3中U8進(jìn)行雷達(dá)視頻信號(hào)A/D變換的采樣信號(hào)，受CFMC信號(hào)控制，在觸發(fā)脈沖作用期間，I68不輸出采樣信號(hào) SAMP。當(dāng)U7接收到雷達(dá)觸發(fā)脈沖信號(hào)Radar P后，由I79產(chǎn)生的FIFORST信號(hào)，該信號(hào)將雙端口RAM（IDT7203）的讀、寫(xiě)地址計(jì)數(shù)器清零。觸發(fā)脈沖信號(hào)過(guò)后，由I60、I71、I72產(chǎn)生連續(xù)脈沖信號(hào)FIFOW開(kāi)始向兩個(gè)雙端口RAM（IDT7203）中的每個(gè)地址單元逐個(gè)寫(xiě)入12位雷達(dá)視頻信號(hào)的量化數(shù)據(jù)。FIFOW的頻率由雷達(dá)量程和距離分辨率要求決定。對(duì)于4.047225 MHz的FIFOW信號(hào)，對(duì)應(yīng)的距離單元約為37.0624m，2000個(gè)距離單元對(duì)應(yīng)的量程為40浬[1]，F(xiàn)IFOW信號(hào)受CFMC和中斷信號(hào)dspINTR控制，在觸發(fā)信號(hào)期間和dspINTR信號(hào)產(chǎn)生后，不產(chǎn)生 FIFOW 脈沖信號(hào)，這樣可禁止觸發(fā)脈沖期間及量程外無(wú)效的視頻信號(hào)被采集，還可防止地址計(jì)數(shù)器的溢出導(dǎo)致雙端口RAM中有效數(shù)據(jù)被復(fù)蓋。在向雙端口RAM打入雷達(dá)回波視頻信號(hào)過(guò)程中，同步計(jì)數(shù)器I61-I63同時(shí)計(jì)數(shù)，當(dāng)計(jì)數(shù)值達(dá)到2000時(shí)，即寫(xiě)入到雙端口RAM中的數(shù)據(jù)達(dá)到2000個(gè)時(shí)，I64-I6及I75-I77產(chǎn)生一個(gè)中斷脈沖信號(hào)dspINTR，該 信號(hào)接入到DSP的中斷信號(hào)輸入端INT0。

圖4 CPLD視頻信號(hào)采樣、讀寫(xiě)邏輯電路圖

讀取雙端口 RAM 中的數(shù)據(jù)的讀信號(hào) FIFOR由TMS320VC5402的IO操作產(chǎn)生的地址信號(hào)（FF00H）、W/R信號(hào)和IOSTRB經(jīng)U7內(nèi)部邏輯電路產(chǎn)生，見(jiàn)圖5中I89-I95。

圖5 CPLD方位信號(hào)計(jì)數(shù)、讀取邏輯電路圖

2.3 雷達(dá)方位信號(hào)提取電路

雷達(dá)方位信號(hào)的提取電路設(shè)計(jì)在CPLD芯片內(nèi)部，其邏輯電路如圖5所示。包括方位計(jì)數(shù)電路、DSP讀取方位數(shù)據(jù)及DSP讀取雙端口RAM中數(shù)據(jù)的邏輯控制電路。雷達(dá)送入的天線(xiàn)方位脈沖信號(hào)和艦首信號(hào)經(jīng)過(guò)簡(jiǎn)單電平轉(zhuǎn)換后形成TTL電平的FWMC和JSXH信號(hào)，這兩個(gè)信號(hào)被直接送入可編程邏輯器件（CPLD）U7（M4A5-128/64），I80-I82及 I85-I88構(gòu)成12位同步計(jì)數(shù)器，用于計(jì)數(shù)雷達(dá)天線(xiàn)的方位值，艦首信號(hào)JSXH清零計(jì)數(shù)器I80、I81和I82，方位脈沖信號(hào)FWMC和CP2共同作用使計(jì)數(shù)器I80、I81和I82產(chǎn)生雷達(dá)天線(xiàn)相對(duì)于艦首的方位值。方位數(shù)據(jù)（FW0-FW11）由 DSP送入的地址信號(hào) A15-A0（FF01H）、讀寫(xiě)信號(hào)（RW）及選通信號(hào)（IOSTRB）共同作用后被DSP讀取。

圖5中 I86-I88可防止干擾脈沖引起的誤計(jì)數(shù)操作。船首信號(hào)（JSXH）復(fù)位同步計(jì)數(shù)器 I80-I82。讀取雙端口RAM中的視頻數(shù)據(jù)及方位數(shù)據(jù)由多路器(MUX[0:11])選擇，它們的地址分別為 FF00H和FF01H。

2.4 CPLD邏輯功能設(shè)計(jì)設(shè)計(jì)

可編程邏輯器件（CPLD）具有可靠性高、成本低、體積小、功耗低、速度快、實(shí)時(shí)性好、保密性強(qiáng)以及可在系統(tǒng)編程等優(yōu)點(diǎn)。本電路中 CPLD（LATTICE M4A5-128/64）芯片的邏輯設(shè)計(jì)，使用LATTICE公司提供的完全集成化可編程邏輯設(shè)計(jì)平臺(tái) ispDesign EXPERT，該平臺(tái)允許采用硬件描述語(yǔ)言、混合輸入設(shè)計(jì)以及電原理圖方式進(jìn)行設(shè)計(jì)，經(jīng)編譯后生成編程所需熔絲圖jed文件，再通過(guò)JTAG接口對(duì)芯片進(jìn)行裝載燒錄[6]。本設(shè)計(jì)中采用了電原理圖文件的設(shè)計(jì)方式，這樣做的好處是表現(xiàn)直觀明了、邏輯關(guān)系清晰，易于掌握信號(hào)關(guān)系。

3 DSP軟件設(shè)計(jì)

為了實(shí)現(xiàn)數(shù)據(jù)的快速處理，程序采用匯編語(yǔ)言編寫(xiě)，保證在雷達(dá)的一個(gè)重復(fù)周期內(nèi)將一幀數(shù)據(jù)處理完畢。DSP的程序由上位機(jī)通過(guò) HPI接口加載到 DSP的高速 SRAM 中。系統(tǒng)程序從功能結(jié)構(gòu)上分為兩部分，即主程序和中斷服務(wù)程序。

3.1 主程序的功能

①系統(tǒng)初始化。初始化定時(shí)器，設(shè)置中斷、中斷向量，設(shè)置有關(guān)計(jì)算參數(shù)值，讀取數(shù)據(jù)的長(zhǎng)度，建立處理數(shù)據(jù)的存儲(chǔ)地址和指針，確定系統(tǒng)運(yùn)行的模式等。DSP內(nèi)存的安排是：程序運(yùn)行的區(qū)域安排在TMS320VC5402片內(nèi)RAM的0000H—07FFH的2K內(nèi)存中。數(shù)據(jù)輸入?yún)^(qū)安排在0800H—0FFFH區(qū)間，占2K內(nèi)存。輸出數(shù)據(jù)區(qū)（處理結(jié)果）位于1000H—17FFH，占 2K內(nèi)存。雜波均值估值表（雜波圖）位于3000H—37FFH，占2K內(nèi)存。從1800H開(kāi)始至2FFFH的6K存儲(chǔ)區(qū)，被平均分為3個(gè)數(shù)據(jù)區(qū)，作為連續(xù)3個(gè)重復(fù)周期的數(shù)據(jù)暫存區(qū)。對(duì)于存儲(chǔ)雷達(dá)視頻數(shù)字信號(hào)的每一個(gè)工作區(qū)，每一個(gè)地址單元的地址代表一個(gè)雷達(dá)目標(biāo)的距離單元，其內(nèi)存儲(chǔ)的數(shù)據(jù)代表在該距離單元處視頻信號(hào)的幅度量化值。

②數(shù)據(jù)處理。處理中斷服務(wù)程序從雙端口RAM讀入的數(shù)據(jù)，主要是建立雜波均值估值表（雜波圖），為了有效降低海上雜波虛警信號(hào)，且能保證不丟失真實(shí)海上目標(biāo)，根據(jù)雷達(dá)目標(biāo)全距離等待截獲的方法，即先記錄目標(biāo)的距離，然后通過(guò)幾個(gè)重復(fù)周期來(lái)考察該距離上是真實(shí)目標(biāo)還是感擾[1]。根據(jù)上述思想，本設(shè)計(jì)采用門(mén)限判決準(zhǔn)則進(jìn)行目標(biāo)的虛警處理，剔除虛假目標(biāo)，具體采用K/N門(mén)限判決準(zhǔn)則，即如果在N個(gè)重復(fù)周期內(nèi)有 K個(gè)以上的回波量化視頻信號(hào)為有效信號(hào)，則判決為有目標(biāo)，否則為無(wú)效目標(biāo)。考慮到DSP芯片內(nèi)存和速度資源的限制，本設(shè)計(jì)中K取2，N取3，即在3次有效信號(hào)的判決中如果有2次信號(hào)有效，則認(rèn)為是有效目標(biāo)，否則認(rèn)為是虛假目標(biāo)。即如果某單元的信號(hào)強(qiáng)度超過(guò)積累雜波的幅度即認(rèn)為是有效信號(hào)，否則認(rèn)為是虛警信號(hào)。具體工作過(guò)程為：首先，將數(shù)據(jù)輸入?yún)^(qū)中的最新雷達(dá)視頻數(shù)據(jù)整體搬入到數(shù)據(jù)暫存區(qū)，搬入時(shí)要根據(jù)程序控制覆蓋掉最早的暫存數(shù)據(jù)；將暫存區(qū)中3幀雷達(dá)視頻的每一單元數(shù)據(jù)進(jìn)行簡(jiǎn)單求均值，存儲(chǔ)到雜波均值表；將暫存區(qū)中3幀雷達(dá)視頻的每一單元數(shù)據(jù)與雜波均值表每一單元數(shù)據(jù)比較，以確定當(dāng)前數(shù)據(jù)是否有效數(shù)據(jù)，如果有效將該單元的最新雷達(dá)視頻數(shù)據(jù)放入到數(shù)據(jù)輸出區(qū)的對(duì)應(yīng)單元，否則，用0填充數(shù)據(jù)輸出區(qū)的對(duì)應(yīng)單元。當(dāng)建立好輸出到上位機(jī)的目標(biāo)數(shù)據(jù)的輸出數(shù)據(jù)區(qū)（DSP內(nèi)存的 1000H—17FFH中），程序通過(guò)接口信號(hào)通知上位機(jī)讀取這些數(shù)據(jù)。

雷達(dá)目標(biāo)全距離等待截獲的方法，較移動(dòng)跟蹤波門(mén)的方法要優(yōu)越很多。在正常情況下，只要兩個(gè)重復(fù)周期即可以截獲目標(biāo)，但完全由硬件實(shí)現(xiàn)較為復(fù)雜[1]，使用高速DSP處理器正好可以解決這個(gè)問(wèn)題。經(jīng)實(shí)際應(yīng)用，該法有效降低了海雜波的虛警，且保證了真實(shí)目標(biāo)的提取。

3.2 中斷服務(wù)程序的功能

中斷服務(wù)程序的主要任務(wù)是讀取經(jīng)A/D變換后的雷達(dá)視頻信號(hào)和方位信號(hào)。在響應(yīng)外部中斷0（INT0）后，DSP的中斷服務(wù)程序先將雙端口RAM中的雷達(dá)視頻信號(hào)的數(shù)據(jù)逐字讀入到 DSP的內(nèi)置存儲(chǔ)器中的數(shù)據(jù)輸入?yún)^(qū)（0800H—0FFFH），共讀入 2000個(gè)，再?gòu)腃PLD讀入雷達(dá)的天線(xiàn)方位數(shù)據(jù)，讀入取的方位數(shù)據(jù)放置在0FD0H。

4 結(jié)束語(yǔ)

本文提出的基于高速數(shù)字處理器TMS320VC5402和可編程邏輯器件M4A5-128/64的導(dǎo)航雷達(dá)視頻和方位信號(hào)提取電路設(shè)計(jì)方案，充分利用了DSP處理器的高速度、高可靠性的特點(diǎn)，實(shí)現(xiàn)了對(duì)海雷達(dá)信號(hào)的雜波虛警信號(hào)的有效處理和提取；利用可編程邏輯器件CPLD設(shè)計(jì)靈活、可在現(xiàn)場(chǎng)修改和調(diào)試電路設(shè)計(jì)的特點(diǎn)，可縮短設(shè)備的研制周期。該方案已應(yīng)用于某類(lèi)艦艇的導(dǎo)航雷達(dá)接口電路。經(jīng)長(zhǎng)期使用證明，電路工作穩(wěn)定可靠，信號(hào)提取效果良好。

[1]丁鷺?lè)?耿富錄.雷達(dá)原理[M].第三版.西安:西安電子科技大學(xué)出版社,2002:170-199.

[2]薛宏熙 劉素潔 劉寶琴等.MACH 可編程邏輯器件及其開(kāi)發(fā)工具[M].北京：清華大學(xué)出版社，1998.

[3]TMS320C54x DSP Reference Set[M].Texas Instruments Incorporated,1998:10.2-10.25.

[4]Texas Instrument.TPS73H301 TPS73H318 TPS73H325 Dual-Output Low-Dropout Voltage Regulator,2000:19-26.

[5]http://www.analog.com/AD9220 DATA sheet,Analog Devices Inc,2003:9-23.

[6]張雄偉 曹鐵勇.DSP芯片的原理與開(kāi)發(fā)應(yīng)用[M].第2版.北京:電子工業(yè)出版社,2001:21-135.